การทดลองที่ 3 ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ WS2812 RGB LED โดยใช้ภาษา VHDL (แบ่งเป็น Components)

โจทย์ข้อที่ 3

นำวงจรเดิม (WS2812 RGB LED) ที่ได้ออกแบบไว้ด้วยภาษา VHDL ในการทดลองที่ 2 มาแก้ไข โดยแบ่งวงจรเดิม (design partitioning) ในระดับ top-level design ให้มีหรือประกอบด้วย component อย่างน้อย 3 ส่วน และออกแบบแต่ละส่วน ให้สามารถนำกลับมาใช้ได้อีก (design for reuse) และเมื่อนำมาร่วมกัน ยังสามารถทำงานได้ตามเดิม อธิบายการทำงานของแต่ละส่วนว่า มีอินเทอร์เฟส (interface) หลักการทำงาน และใช้เพื่อวัตถุประสงค์ในวงจร + การจำลองการทำงาน (Simulation) ของแต่ละส่วนด้วย VHDL Testbench (Unit Testing) และใช้ VHDL testbench เดิมทดสอบระบบรวม (Integration Testing)
โจทย์ข้อที่ 2
2) จงออกแบบวงจรดิจิลัทโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA โดยใช้บอร์ดที่      มีอยู่ใน   ห้องแล็ป
     2.1) วงจรดิจิทัลมี I/O ดังนี้
          - CLK (input) มีความถี่ 50MHz ใช้สำหรับกำหนดจังหวะการทำงานของวงจรทั้งหมด
            (เป็นการออกแบบวงจรดิจิทัลแบบ Synchronous Design)
         -  RST_B (input) เป็นอินพุตสำหรับใช้รีเซตแบบ Asynchronous สำหรับการทำงานของวงจร
            โดยรวม (ทำงานแบบ Active-Low) ซึ่งได้จากวงจรปุ่มกด (Push Button)
         -  PB (input) เป็นอินพุตจากปุ่มกด 1 ปุ่ม ทำงานแบบ Active-low เพื่อใช้ในการเปลี่ยน
            สีของ WS2812 RGB LED จำนวน 1 ดวง
         -  DATA (output) เป็นเอาต์พุตสำหรับนำไปควบคุมการทำงานของ WS2812 RGB LED เพียง
            1  ดวง ซึ่งเป็นสัญญาณตามข้อกำหนดของชิป WS2812 เพื่อส่งข้อมูลจำนวน 24 บิต
    2.2) พฤติกรรมการทำงานเป็นดังนี้
         - เมื่อเริ่มต้นหรือกดปุ่มรีเซต (RST_B) จะทำให้ค่าสีเป็น 0x000000 (24 บิต) และส่งออก
            ไปยัง WS2812 RGB LED หนึ่งครั้ง
         - เมื่อมีการกดปุ่ม PB แล้วปล่อยในแต่ละครั้ง จะมีการเปลี่ยนค่าสี 24 บิต แล้วส่งออกไปยัง        
             RGB LED ใหม่หนึ่งครั้ง ตามลำดับดังนี้ 0x000000 -> 0x0000FF -> 0x00FF00
              -> 0xFF0000 แล้ววนซ้ำ
   2.3) แนวทางการออกแบบและทดสอบ
        -  ออกแบบวงจรโดยใช้ภาษา VHDL
        -  เขียน VHDL Testbench เพื่อทดสอบการทำงาน และจำลองการทำงาน
        -  ทดสอบการทำงานในบอร์ด FPGA แล้ววัดสัญญาณโดยใช้ออสซิลโลสโคป
       -   บันทึกผลและเขียนรายงานการทดลอง



อุปกรณ์

1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8   1 บอร์ด

2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cab                1 ชุด
3. เครื่องคอมพิวเตอร์                                                                                                       1 ชุด
4. ออสซิลโลสโคป                                                                                                          1 เครื่อง
5. สายวัด Logic Analyzer                                                                                               1 เส้น
6. WS2812 RGB LED                                                                                                   1 ดวง

ซอฟท์แวร์ที่ใช้

1. Altera Quartus II 13.1 (64-bit) Web Edition- ModelSim 

2. Altera 10.1d (Quartus II 13.1)

เเนวความคิดในการออกแบบ

 Block diagram

นำวงจรเดิม (WS2812 RGB LED) ที่ได้ออกแบบไว้ด้วยภาษา VHDL มาแก้ไข โดยแบ่งวงจรเดิม (design partitioning) ในระดับ top-level design ให้มีหรือประกอบด้วย component อย่างน้อย 3 ส่วน โดยทางกลุ่มได้ออกแบบเป็นสามส่วนดังต่อไปนี้

ส่วนที่ 1 (a1) เป็นส่วนของปุ่มกดเเละปุ่ม reset 

input
clk     เป็น clock cycle
pb     เป็น ปุ่มกด
rst_b เป็น ปุ่ม reset
output
add   เป็นการ cheak การกด ปุ่มกด ถ้ากด ปุ่มกด add จะเป็น 1 ไม่กด ปุ่มกด add จะเป็น 0
re      เป็นการ cheak การกด ปุ่มกด reset ถ้ากด ปุ่มกด reset  re จะเป็น 1
         ไม่กด ปุ่มกด reset  re จะเป็น 0

ส่วนที่ 2 (a2)  เป็นส่วนของการเปลี่ยนค่าสีของ  WS2812 RGB LED 24 บิต

input

clk     เป็น clock cycle

add   เป็นการ cheak การกด ปุ่มกด มาจากส่วนที่ 1 (a1)

re      เป็นการ cheak การกด ปุ่มกด reset มาจากส่วนที่ 1 (a1)

output

rgb    เป็น การเปลี่ยนค่าสีของ  WS2812 RGB LED 24 บิต

         เมื่อการกดแล้วปล่อย 1 ครั้ง จึงจะเปลี่ยนค่า สี WS2812 RGB LED 24 บิต เรียงลำดับตามนี้ 

         0x000000 -->0x0000FF --> 0x00FF00 --> 0xFF0000 แล้ววนซ้ำ หรือ กดปุ่ม reset 

         จะทำให้ ค่าสีเป็น 0x000000  

 

ส่วนที่ 3 (a3) เป็นส่วน data transfer time ของเเต่ละบิต

input

clk    เป็น clock cycle

rgb    เป็น การเปลี่ยนค่าสีของ  WS2812 RGB LED 24 บิต มาจากส่วนที่ 1 (a2)

output

data  เป็นการควบคุมการทำงานของ WS2812 RGB LED เพียง        1 ดวง ซึ่งเป็นสัญญาณตามข้อกำหนดของชิป WS2812 เพื่อส่งข้อมูลจำนวน 24 บิต

จากเอกสาร Datasheet ทำให้ทราบว่า เเต่ละบิตมี data transfer time

(นับตาม  clock  cycle) ไม่เท่ากัน ขึ้นอยู่ว่าบิตนั้นเป็น  logic 0 หรือ 1,ช่วง high หรือ low
หรือ เป็น reset บิตใหม่

จากโจทย์ที่ให้มา 1  clock  cycle  ใช้คาบ 20 ns เเละ จากตารางเมื่อนำเปรียบเทียบจะได้ว่า

                   20 ns  จะได้          1                 clock  cycle  

                   x   ns  จะได้   (1*x ns)/20ns     clock  cycle  

ดังนั้น

T0H(logic 0,ช่วง high) มี 0.35 us จะได้ 17.5 ประมาน 18 clock  cycle

T1H(logic 1,ช่วง high) มี 0.70 us จะได้  35 clock  cycle

T0L(logic 0,ช่วง low)  มี 0.80 us จะได้  40 clock  cycle
T1L(logic 1,ช่วง low)  มี 0.60 us จะได้  30 clock  cycle
RES   มี 50 us จะได้  2500  clock  cycle

 ทำการทดสอบย่อยของแต่ละส่วน แล้วนำสามส่วนที่ได้ออกแบบไว้นั้นมาใช้รวมกันในอีกหนึ่งไฟล์และทำการทดสอบรวม

โค้ด VHDL และ ผลการทดสอบการทำงานของแต่ละส่วนย่อย

 ส่วนที่ 1 (a1) เป็นส่วนของปุ่มกดเเละปุ่ม reset 

Code VHDL

library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity push_bottom is port( clk :in std_logic ;-- input clock rst_b:in std_logic ;-- input push bottom reset pb :in std_logic; -- input push bottom add :out std_logic;-- output cheak push bottom re :out std_logic -- output cheak push bottom reset ); end push_bottom; architecture test of push_bottom is signal num_pb:integer:=0; -- count push bottom(delay) signal add_up:std_logic:='0';-- cheak push bottom signal re_up :std_logic:='0';-- cheak push bottom reset begin process(clk,rst_b) begin if rising_edge(clk) then -- rising clock re_up <= '0'; add_up <= '0'; if rst_b='0' then -- push button reset re_up <= '1'; elsif pb ='0' then -- push button num_pb <= num_pb+1; elsif pb='1' and num_pb > 10000 then -- release button num_pb <=0; add_up <= '1'; else -- don't push and release any bottom num_pb <= 0; end if; end if; end process; add<=add_up; re<=re_up; end test;



Code VHDL Test branch

library ieee; library work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity tb_push_bottom is end tb_push_bottom; architecture test of tb_push_bottom is component push_bottom is port( clk :in std_logic ;-- input clock rst_b:in std_logic ;-- input push bottom reset pb :in std_logic; -- input push bottom add :out std_logic;-- output cheak push bottom re :out std_logic -- output cheak push bottom reset ); end component; signal tb_clk:std_logic; -- clock signal tb_rst_b:std_logic; -- push bottom reset signal tb_pb:std_logic; -- push bottom signal tb_add:std_logic; -- cheak push bottom signal tb_re:std_logic; -- cheak push bottom reset begin TB:push_bottom port map(tb_clk,tb_rst_b,tb_pb,tb_add,tb_re); process begin tb_clk <= '1';-- rising clock wait for 10 ns; tb_clk <= '0';-- downing clock wait for 10 ns; end process; process begin tb_rst_b<= '1' ;-- release button reset wait for 10 ms; tb_rst_b<='0'; -- push button reset wait for 2 ms; end process; process begin tb_pb<='0'; -- push button wait for 1 ms; tb_pb<='1'; -- release button wait for 1 ms; end process; end test;



ผลการสังเคราห์วงจร

ผลการจำลองการทำงานด้วย Modelsim

กด ปุ่มกด add จะเป็น 1

 กด ปุ่มกด restart  re จะเป็น 1

ส่วนที่ 2 (a2)  เป็นส่วนของการเปลี่ยนค่าสีของ  WS2812 RGB LED 24 บิต

Code VHDL

library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity color is port( clk :in std_logic; -- input clock pb_add:in std_logic; -- input cheak push bottom re_add:in std_logic; -- input cheak push bottom reset rgb :out std_logic_vector(0 to 23) -- output keep logic 24 bit ); end entity; architecture test of color is signal rgb_led : std_logic_vector(0 to 23) -- keep logic 24 bit :=x"000000";-- no color begin process(clk) begin if rising_edge(clk) then -- rising clock if re_add='1' then -- push button reset rgb_led<= x"000000";-- no color end if; if pb_add='1' then -- push button if rgb_led = x"000000" then -- no color rgb_led <= x"0000FF"; -- color blue elsif rgb_led = x"0000FF" then -- color blue rgb_led <= x"00FF00"; -- color red elsif rgb_led = x"00FF00" then -- color red rgb_led <= x"FF0000"; -- color green elsif rgb_led = x"FF0000" then-- color green rgb_led <= x"000000"; -- no color end if; end if; end if; end process; rgb<=rgb_led; end test;


Code VHDL Test branch

library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity tb_color is end tb_color; architecture test of tb_color is component color is port( clk :in std_logic;-- input clock pb_add:in std_logic;-- input cheak push bottom re_add:in std_logic;-- input cheak push bottom reset rgb :out std_logic_vector(0 to 23) -- output keep logic 24 bit ); end component; signal tb_clk :std_logic;-- clock signal tb_pb_add :std_logic;-- cheak push bottom signal tb_re_add :std_logic;-- cheak push bottom reset signal tb_rgb :std_logic_vector(0 to 23); -- keep logic 24 bit begin C: color port map(tb_clk,tb_pb_add,tb_re_add,tb_rgb); process begin tb_clk <='1';-- rising clock wait for 10 ns; tb_clk <='0';-- downing clock wait for 10 ns; end process; process begin tb_pb_add <='0';-- push button wait for 1 ms; tb_pb_add <='1';-- release button wait for 1 ms; end process; process begin tb_re_add <='1';-- release button reset wait for 10 ms; tb_re_add <='0';-- push button reset wait for 2 ms; end process; end test;


ผลการสังเคราห์วงจร

ผลการจำลองการทำงานด้วย Modelsim

เมื่อกดปุ่ม จะเปลี่ยน จาก x“000000”  เป็น  x“0000FF”

 เมื่อกดปุ่ม จะเปลี่ยน จาก x“0000FF”  เป็น  x“00FF00”

 เมื่อกดปุ่ม จะเปลี่ยน จาก x“00FF00”  เป็น  x“FF0000”

เมื่อกดปุ่ม จะเปลี่ยน จาก x“FF0000”  เป็น  x“000000”

เมื่อกดปุ่ม restart จะเป็น  x“000000”

 ส่วนที่ 3 (a3) เป็นส่วน data transfer time ของเเต่ละบิต

Code VHDL

library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity show is port( clk : in std_logic;-- input clock rgb_c : in std_logic_vector(0 to 23); -- input keep logic 24 bit data_c : out std_logic -- output keep one bit ); end entity; architecture test of show is signal index: integer :=0; -- count bit signal num: integer:=0; -- count clock type state is (check,st0,st1,wait_next); signal sw : state :=check; -- sw is state of cheak -- type of state machine -- check is check index -- st0 is width of logic 0 -- st1 is width of logic 1 -- wait_next is wait here before going to load the next color begin process(clk) begin if rising_edge(clk) then -- use rising clock case sw is when check=> -- check is check index if index < 24 then -- count 0 to 23 bit if rgb_c(index)='0' then -- any bit is logic 0 sw<=st0; else -- any bit is logic 1 sw<=st1; end if; else -- count 24 bit sw <= wait_next; -- wait here before going to load the next color end if; when st0=> -- width of logic 0 if num < 18 then -- count clock 1 to 17 (T0H) num<=num+1; data_c<='1'; elsif num > 17 and num < 58 then -- count clock 18 to 57 (T0L) num<=num+1; data_c<='0'; else -- count clock = 18(T0L) num<=0; index <= index+1;-- next bit sw<=check; end if; when st1 => -- width of logic 0 if num < 35 then -- count clock 1 to 34 (T1H) num<=num+1; data_c<='1'; elsif num > 34 and num < 65 then -- count clock 35 to 64 (T1L) num<=num+1; data_c<='0'; else -- count clock = 65 (T1L) num<=0; index<=index+1;-- next bit sw<=check;-- check index end if; when wait_next => -- wait here before going to load the next color (RES) if num < 2500 then -- count clock 1 to 2499 num<=num+1; data_c<='0'; else -- count clock = 2500 num<=0; index<=0; sw<=check;-- check index end if; end case; end if; end process; end test;


Code VHDL Test branch

library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity tb_show is end tb_show; architecture test of tb_show is component show is port( clk : in std_logic;-- input clock rgb_c : in std_logic_vector(0 to 23); -- input keep logic 24 bit data_c : out std_logic -- output keep one bit ); end component; signal tb_clk :std_logic;-- clock signal tb_rgb_c :std_logic_vector(0 to 23); -- keep logic 24 bit signal tb_data_c :std_logic; -- keep one bit begin C: color port map(tb_clk,tb_rgb_c,tb_data_c); process begin tb_clk <='1';-- rising clock wait for 10 ns; tb_clk <='0';-- downing clock wait for 10 ns; end process; process begin tb_rgb_c<=x"000000"; -- no color wait for 1 ms; tb_rgb_c<=x"0000FF"; -- color blue wait for 1 ms; tb_rgb_c<=x"00FF00"; -- color red wait for 1 ms; tb_rgb_c<=x"FF0000"; -- color green wait for 1 ms; end process; end test;


ผลการสังเคราห์วงจร

ผลการจำลองการทำงานด้วย Modelsim

ค่า data transfer time ของ  x“000000”

ค่า data transfer time ของ  x“0000FF”



ค่า data transfer time ของ   x“00FF00”

 ค่า data transfer time ของ  x“FF0000”



ค่า data transfer time ของ  การ reset ค่าใหม่

การทำงานของวงจรรวม

Code VHDL
library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity component_3 is port( clk:in std_logic ; -- input clock rst_b:in std_logic ; -- input push bottom reset pb : in std_logic; -- input push bottom data: out std_logic -- output keep one bit ); end component_3; architecture test of component_3 is component push_bottom is port( clk :in std_logic; -- input clock rst_b:in std_logic; -- input push bottom reset pb :in std_logic; -- input push bottom add :out std_logic;-- output cheak push bottom re :out std_logic -- output cheak push bottom reset ); end component; component color is port( clk :in std_logic; -- input clock pb_add:in std_logic; -- input cheak push bottom re_add:in std_logic; -- input cheak push bottom reset rgb :out std_logic_vector(0 to 23) -- output keep logic 24 bit ); end component; component show is port( clk :in std_logic; -- input clock rgb_c :in std_logic_vector(0 to 23); -- input keep logic 24 bit data_c :out std_logic -- output keep one bit ); end component; signal pb_add :std_logic;-- cheak push bottom signal re_add :std_logic;-- cheak push bottom reset signal rgb_c :std_logic_vector(0 to 23); -- keep logic 24 bit begin a1:push_bottom port map (clk,rst_b,pb,pb_add,re_add); a2:color port map (clk,pb_add,re_add,rgb_c); a3:show port map (clk,rgb_c,data); end test;


Code VHDL Test branch
library ieee; library work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity tb_component is end tb_component; architecture test of tb_component is component component_3 is port( clk :in std_logic ; -- input clock rst_b:in std_logic ; -- input push bottom reset pb :in std_logic; -- input push bottom reset data :out std_logic -- output keep one bit ); end component; signal t_clk :std_logic; -- clock signal t_rst_b :std_logic; -- push bottom reset signal t_pb :std_logic; -- push bottom signal t_data :std_logic; -- keep one bit begin c:component_3 port map(t_clk,t_rst_b,t_pb,t_data); process begin t_clk<='1';wait for 10 ns; -- rising clock t_clk<='0';wait for 10 ns; -- downing clock end process; process begin t_rst_b <= '1';wait for 10 ms; -- release bottom reset t_rst_b <= '0';wait for 2 ms; -- push bottom reset end process; process begin t_pb <= '0';wait for 1 ms; -- push bottom t_pb <= '1';wait for 1 ms; -- release bottom end process; end test;


ผลการสังเคราห์วงจร

ผลการจำลองการทำงานด้วย Modelsim

เมื่อกดปุ่ม จะเปลี่ยน จาก x“000000”  เป็น  x“0000FF”

เมื่อกดปุ่ม จะเปลี่ยน จาก x“0000FF”  เป็น  x“00FF00”

เมื่อกดปุ่ม จะเปลี่ยน จาก x“00FF00”  เป็น  x“FF0000”

เมื่อกดปุ่ม จะเปลี่ยน จาก x“FF0000”  เป็น  x“000000”

เมื่อกดปุ่ม restart จะเป็น  x“000000”

ค่า data transfer time ของ  x“000000”

ค่า data transfer time ของ  x“0000FF”

ค่า data transfer time ของ   x“00FF00”

ค่า data transfer time ของ  x“FF0000”

ค่า data transfer time ของ  การ restart ค่าใหม่

Pin Planer

ขา I/O ของวงจรมีดังนี้
clk            ต่อกับขา หมายเลข 22  เป็น input clock
data         ต่อกับขา หมายเลข 75 เป็น output pwm
pb            ต่อกับขา หมายเลข 88  เป็น input ปุ่มกด
rst_b     ต่อกับขา หมายเลข 91 เป็น input ปุ่มกด restsrt


 ขั้นตอนการทดลองและผลการทำงาน    
 รูปภาพการทดลอง

ภาพรวมของวงจร โดยใช้ WS2812 RGB LED  1 ดวง

เมื่อกดปุ่มครั้งเเรก จะเปลี่ยน จาก x“000000” (ไม่มีสี) เป็น  x“0000FF” (สีน้ำเงิน)

เมื่อกดปุ่มครั้งที่สอง จะเปลี่ยน จาก x“0000FF” (สีน้ำเงิน) เป็น  x“00FF00” (สีเขียว)

เมื่อกดปุ่มครั้งที่สาม จะเปลี่ยน จาก x“00FF00” (สีเขียว) เป็น  x“FF0000” (สีเเดง)

รูปคลื่นสัญญาณจากออสซิลโลสโคป 

ไม่กดปุ่มจะได้ x“000000” (ไม่มีสี)

เมื่อกดปุ่มครั้งเเรก จะเปลี่ยน จาก x“000000” (ไม่มีสี) เป็น  x“0000FF” (สีน้ำเงิน)

เมื่อกดปุ่มครั้งที่สอง จะเปลี่ยน จาก x“0000FF” (สีน้ำเงิน) เป็น  x“00FF00” (สีเเดง) 

เมื่อกดปุ่มครั้งที่สาม จะเปลี่ยน จาก x“00FF00” (สีเเดง)  เป็น  x“FF0000” (สีเขียว)

เมื่อกดปุ่มครั้งที่สาม จะเปลี่ยน จาก x“FF0000” (สีเขียว)  เป็น  x“000000” (ไม่มีสี) 

เมื่อกดปุ่ม restart จะเป็น  x“000000” (ไม่มีสี)