การทดลองที่ 6 ใช้ IP core สำหรับ 16x2 LCD ที่มีอยู่บนบอร์ด FPGA เพื่อแสดงข้อความ "Hello World!"

ซอฟท์แวร์ที่ใช้

1. Altera Quartus II 13.1 (32-bit) Web Edition- ModelSim 

2. Altera 10.1d (Quartus II 13.1)



อุปกรณ์
1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8  1 บอร์ด
2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cab              1 ชุด
3. เครื่องคอมพิวเตอร์                                                                                                 2 ชุด
4. ออสซิลโลสโคป                                                                                                 1 เครื่อง



ขั้นตอนการทดลอง
1.เข้า web Opencores.org  เพื่อ ดาวน์โหลด IP core 
2.ทำการแก้ไขเพื่อให้แสดงข้อความ  "Hello World!" โดยใช้รหัส ASCII
3.คอมไพล์โค้ดที่แก้ไขเสร็จแล้ว จากนั้นทำการ assignment pin ของ 16x2 LCD ตามเอกสาร datasheet

Code VHDL  (ส่วนที่แสดงผลบนจอ)

library ieee; use ieee.std_logic_1164.all; entity lcd16x2_ctrl is port ( clk : in std_logic; lcd_e : out std_logic; lcd_rs : out std_logic; lcd_rw : out std_logic; lcd_db : out std_logic_vector(7 downto 4)); end entity lcd16x2_ctrl; architecture behavior of lcd16x2_ctrl is signal timer : natural range 0 to 100000000 := 0; signal switch_lines : std_logic := '0'; signal line1 : std_logic_vector(127 downto 0); signal line2 : std_logic_vector(127 downto 0); constant CLK_PERIOD_NS : positive := 10; -- 100 Mhz signal rst : std_logic; signal line1_buffer : std_logic_vector(127 downto 0); signal line2_buffer : std_logic_vector(127 downto 0); begin DUT : entity work.lcd_ip generic map ( CLK_PERIOD_NS => CLK_PERIOD_NS) port map ( clk => clk, rst => rst, lcd_e => lcd_e, lcd_rs => lcd_rs, lcd_rw => lcd_rw, lcd_db => lcd_db, line1_buffer => line1_buffer, line2_buffer => line2_buffer); rst <= '0'; line1(127 downto 120) <= X"20"; line1(119 downto 112) <= X"20"; line1(111 downto 104) <= X"48"; -- H line1(103 downto 96) <= X"65"; -- e line1(95 downto 88) <= X"6c"; -- l line1(87 downto 80) <= X"6c"; -- l line1(79 downto 72) <= X"6f"; -- o line1(71 downto 64) <= X"20"; line1(63 downto 56) <= X"57"; -- W line1(55 downto 48) <= X"6f"; -- o line1(47 downto 40) <= X"72"; -- r line1(39 downto 32) <= X"6c"; -- l line1(31 downto 24) <= X"64"; -- d line1(23 downto 16) <= X"21"; -- ! line1(15 downto 8) <= X"20"; line1(7 downto 0) <= X"20"; line2(127 downto 120) <= X"20"; line2(119 downto 112) <= X"20"; line2(111 downto 104) <= X"20"; line2(103 downto 96) <= X"20"; line2(95 downto 88) <= X"47";--G line2(87 downto 80) <= X"41";--A line2(79 downto 72) <= X"4E";--N line2(71 downto 64) <= X"57";--W line2(63 downto 56) <= X"41";--A line2(55 downto 48) <= X"52";--R line2(47 downto 40) <= X"36";--6 line2(39 downto 32) <= X"20"; line2(31 downto 24) <= X"20"; line2(23 downto 16) <= X"20"; line2(15 downto 8) <= X"20"; line2(7 downto 0) <= X"20"; line1_buffer <= line1; line2_buffer <= line2; process(clk) begin if rising_edge(clk) then if timer = 0 then timer <= 100000000; switch_lines <= not switch_lines; else timer <= timer - 1; end if; end if; end process; end architecture behavior;



Code VHDL  (LCD ที่ทำเป็น bit IP)

library ieee; use ieee.std_logic_1164.all; entity lcd_ip is generic ( CLK_PERIOD_NS : positive := 20); -- 50MHz port ( clk : in std_logic; rst : in std_logic; lcd_e : out std_logic; lcd_rs : out std_logic; lcd_rw : out std_logic; lcd_db : out std_logic_vector(7 downto 4); line1_buffer : in std_logic_vector(127 downto 0); -- 16x8bit line2_buffer : in std_logic_vector(127 downto 0)); end entity lcd_ip; architecture rtl of lcd_ip is constant DELAY_15_MS : positive := 15 * 10**6 / CLK_PERIOD_NS + 1; constant DELAY_1640_US : positive := 1640 * 10**3 / CLK_PERIOD_NS + 1; constant DELAY_4100_US : positive := 4100 * 10**3 / CLK_PERIOD_NS + 1; constant DELAY_100_US : positive := 100 * 10**3 / CLK_PERIOD_NS + 1; constant DELAY_40_US : positive := 40 * 10**3 / CLK_PERIOD_NS + 1; constant DELAY_NIBBLE : positive := 10**3 / CLK_PERIOD_NS + 1; constant DELAY_LCD_E : positive := 230 / CLK_PERIOD_NS + 1; constant DELAY_SETUP_HOLD : positive := 40 / CLK_PERIOD_NS + 1; constant MAX_DELAY : positive := DELAY_15_MS; type op_t is record rs : std_logic; data : std_logic_vector(7 downto 0); delay_h : integer range 0 to MAX_DELAY; delay_l : integer range 0 to MAX_DELAY; end record op_t; constant default_op : op_t := (rs => '1', data => X"00", delay_h => DELAY_NIBBLE, delay_l => DELAY_40_US); constant op_select_line1 : op_t := (rs => '0', data => X"80", delay_h => DELAY_NIBBLE, delay_l => DELAY_40_US); constant op_select_line2 : op_t := (rs => '0', data => X"C0", delay_h => DELAY_NIBBLE, delay_l => DELAY_40_US); type config_ops_t is array(0 to 5) of op_t; constant config_ops : config_ops_t := (5 => (rs => '0', data => X"33", delay_h => DELAY_4100_US, delay_l => DELAY_100_US), 4 => (rs => '0', data => X"32", delay_h => DELAY_40_US, delay_l => DELAY_40_US), 3 => (rs => '0', data => X"28", delay_h => DELAY_NIBBLE, delay_l => DELAY_40_US), 2 => (rs => '0', data => X"06", delay_h => DELAY_NIBBLE, delay_l => DELAY_40_US), 1 => (rs => '0', data => X"0C", delay_h => DELAY_NIBBLE, delay_l => DELAY_40_US), 0 => (rs => '0', data => X"01", delay_h => DELAY_NIBBLE, delay_l => DELAY_1640_US)); signal this_op : op_t; type op_state_t is (IDLE, WAIT_SETUP_H, ENABLE_H, WAIT_HOLD_H, WAIT_DELAY_H, WAIT_SETUP_L, ENABLE_L, WAIT_HOLD_L, WAIT_DELAY_L, DONE); signal op_state : op_state_t := DONE; signal next_op_state : op_state_t; signal cnt : natural range 0 to MAX_DELAY; signal next_cnt : natural range 0 to MAX_DELAY; type state_t is (RESET, CONFIG, SELECT_LINE1, WRITE_LINE1, SELECT_LINE2, WRITE_LINE2); signal state : state_t := RESET; signal next_state : state_t; signal ptr : natural range 0 to 15 := 0; signal next_ptr : natural range 0 to 15; begin proc_state : process(state, op_state, ptr, line1_buffer, line2_buffer) is begin case state is when RESET => this_op <= default_op; next_state <= CONFIG; next_ptr <= config_ops_t'high; when CONFIG => this_op <= config_ops(ptr); next_ptr <= ptr; next_state <= CONFIG; if op_state = DONE then next_ptr <= ptr - 1; if ptr = 0 then next_state <= SELECT_LINE1; end if; end if; when SELECT_LINE1 => this_op <= op_select_line1; next_ptr <= 15; if op_state = DONE then next_state <= WRITE_LINE1; else next_state <= SELECT_LINE1; end if; when WRITE_LINE1 => this_op <= default_op; this_op.data <= line1_buffer(ptr*8 + 7 downto ptr*8); next_ptr <= ptr; next_state <= WRITE_LINE1; if op_state = DONE then next_ptr <= ptr - 1; if ptr = 0 then next_state <= SELECT_LINE2; end if; end if; when SELECT_LINE2 => this_op <= op_select_line2; next_ptr <= 15; if op_state = DONE then next_state <= WRITE_LINE2; else next_state <= SELECT_LINE2; end if; when WRITE_LINE2 => this_op <= default_op; this_op.data <= line2_buffer(ptr*8 + 7 downto ptr*8); next_ptr <= ptr; next_state <= WRITE_LINE2; if op_state = DONE then next_ptr <= ptr - 1; if ptr = 0 then next_state <= SELECT_LINE1; end if; end if; end case; end process proc_state; reg_state : process(clk) begin if rising_edge(clk) then if rst = '1' then state <= RESET; ptr <= 0; else state <= next_state; ptr <= next_ptr; end if; end if; end process reg_state; lcd_rw <= '0'; proc_op_state : process(op_state, cnt, this_op) is begin case op_state is when IDLE => lcd_db <= (others => '0'); lcd_rs <= '0'; lcd_e <= '0'; next_op_state <= WAIT_SETUP_H; next_cnt <= DELAY_SETUP_HOLD; when WAIT_SETUP_H => lcd_db <= this_op.data(7 downto 4); lcd_rs <= this_op.rs; lcd_e <= '0'; if cnt = 0 then next_op_state <= ENABLE_H; next_cnt <= DELAY_LCD_E; else next_op_state <= WAIT_SETUP_H; next_cnt <= cnt - 1; end if; when ENABLE_H => lcd_db <= this_op.data(7 downto 4); lcd_rs <= this_op.rs; lcd_e <= '1'; if cnt = 0 then next_op_state <= WAIT_HOLD_H; next_cnt <= DELAY_SETUP_HOLD; else next_op_state <= ENABLE_H; next_cnt <= cnt - 1; end if; when WAIT_HOLD_H => lcd_db <= this_op.data(7 downto 4); lcd_rs <= this_op.rs; lcd_e <= '0'; if cnt = 0 then next_op_state <= WAIT_DELAY_H; next_cnt <= this_op.delay_h; else next_op_state <= WAIT_HOLD_H; next_cnt <= cnt - 1; end if; when WAIT_DELAY_H => lcd_db <= (others => '0'); lcd_rs <= '0'; lcd_e <= '0'; if cnt = 0 then next_op_state <= WAIT_SETUP_L; next_cnt <= DELAY_SETUP_HOLD; else next_op_state <= WAIT_DELAY_H; next_cnt <= cnt - 1; end if; when WAIT_SETUP_L => lcd_db <= this_op.data(3 downto 0); lcd_rs <= this_op.rs; lcd_e <= '0'; if cnt = 0 then next_op_state <= ENABLE_L; next_cnt <= DELAY_LCD_E; else next_op_state <= WAIT_SETUP_L; next_cnt <= cnt - 1; end if; when ENABLE_L => lcd_db <= this_op.data(3 downto 0); lcd_rs <= this_op.rs; lcd_e <= '1'; if cnt = 0 then next_op_state <= WAIT_HOLD_L; next_cnt <= DELAY_SETUP_HOLD; else next_op_state <= ENABLE_L; next_cnt <= cnt - 1; end if; when WAIT_HOLD_L => lcd_db <= this_op.data(3 downto 0); lcd_rs <= this_op.rs; lcd_e <= '0'; if cnt = 0 then next_op_state <= WAIT_DELAY_L; next_cnt <= this_op.delay_l; else next_op_state <= WAIT_HOLD_L; next_cnt <= cnt - 1; end if; when WAIT_DELAY_L => lcd_db <= (others => '0'); lcd_rs <= '0'; lcd_e <= '0'; if cnt = 0 then next_op_state <= DONE; next_cnt <= 0; else next_op_state <= WAIT_DELAY_L; next_cnt <= cnt - 1; end if; when DONE => lcd_db <= (others => '0'); lcd_rs <= '0'; lcd_e <= '0'; next_op_state <= IDLE; next_cnt <= 0; end case; end process proc_op_state; reg_op_state : process (clk) is begin if rising_edge(clk) then if state = RESET then op_state <= IDLE; else op_state <= next_op_state; cnt <= next_cnt; end if; end if; end process reg_op_state; end architecture rtl;



ผลการสังเคราห์วงจร

Pin Planer

ขั้นตอนการทดลองและผลการทำงาน  

รูปภาพการทดลอง

การทดลองที่ 5 ออกเเบบวงจรดิจิทัลสำหรับส่งตัวอักษร 'a' ผ่าน UART ไปยังคอมพิวเตอร์

โจทย์ปฎิบัติ

         สร้างวงจรดิจิทัลเพื่อส่งตัวอักษร 'a' ผ่าน UART ไปยังคอมพิวเตอร์ เมื่อกดปุ่มแล้วปล่อยในแต่ละครั้ง โดยใช้ค่า baudrate เท่ากับ 9600 (เน้นส่งข้อมูลไบต์จาก FPGA ไปยังคอมพิวเตอร์เท่านั้น ยังไม่ต้องรับข้อมูล)


อุปกรณ์
1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8   1 บอร์ด
2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cab              1 ชุด
3. เครื่องคอมพิวเตอร์                                                                                            2 ชุด
4. ออสซิลโลสโคป                                                                                               1 เครื่อง
5. USB to TLL                                                                                                    1 ชุด

ซอฟท์แวร์ที่ใช้

1. Altera Quartus II 13.1 (32-bit) Web Edition- ModelSim 

2. Altera 10.1d (Quartus II 13.1)
3. PuTTY


เเนวความคิด

กำหนดให้ baudrate = 1/9600 s และหารด้วยคาบของ CLK = 1/50MHz
จะได้ baudrate ประมาณ  5200 ซึ่งเป็นช่วงในการส่งข้อมูล 1 bit
ในการส่งข้อมูลจะเรึ่มส่งจาก start bit  ซึ่งเท่ากับ logic 0 ตามด้วย ตัวอักษร a (10000110 ตามลาดับ) แล้วส่ง stop bit ซึ่งเท่ากับ logic 1


Code VHDL 

library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.std_logic_unsigned.all; entity uart is port( clk : in std_logic; -- input clock PB : in std_logic; -- input push botton TX : out std_logic -- output data all of uart ); end uart; architecture behavioral of uart is signal tx_out :std_logic:= '1';-- data all of uart signal count_pb:integer:=0;-- count push botton signal count_br:integer:=0; -- count baudrate type state is (normal,start,data,stop); signal check:state:=normal; -- type of state machine -- normal is check push botton -- start is check start bit of uart -- data is check data of uart -- stop is check stop bit of uart begin process(clk) begin if rising_edge(clk) then -- use rising clock case check is when normal => -- check push botton tx_out<='1'; if PB='0' then count_pb<=count_pb+1; elsif PB='1' and count_pb > 10000 then count_pb<=0; check <=start; end if; when start => -- check start bit of uart count_br <= count_br+1; if count_br < 5201 then tx_out<='0'; else count_br<=0; check<=data; end if; when data => -- check data of uart count_br <= count_br+1; if count_br < 5201 then tx_out<='1'; elsif count_br > 5201 and count_br < 5201*2 then tx_out<='0'; elsif count_br > 5201*2 and count_br < 5201*3 then tx_out<='0'; elsif count_br > 5201*3 and count_br < 5201*4 then tx_out<='0'; elsif count_br > 5201*4 and count_br < 5201*5 then tx_out<='0'; elsif count_br > 5201*5 and count_br < 5201*6 then tx_out<='1'; elsif count_br > 5201*6 and count_br < 5201*7 then tx_out<='1'; elsif count_br > 5201*7 and count_br < 5201*8 then tx_out<='0'; elsif count_br > 5201*8 then count_br<=0; check<=stop; end if; when stop => -- check stop bit of uart count_br <= count_br+1; if count_br < 5201 then tx_out<='1'; else count_br<=0; check<=normal; end if; end case; end if; end process; TX <= tx_out; end behavioral;


Code VHDL Test branch


library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use work.all; entity tb_uart is end tb_uart; architecture testbench of tb_uart is component uart port( clk : in std_logic; -- input clock PB : in std_logic; -- input push botton TX : out std_logic -- output data all of uart ); end component; signal t_clk : std_logic; -- clock signal t_PB : std_logic; -- push botton signal t_TX : std_logic; -- data all of uart begin W : uart port map(t_clk,t_PB,t_TX); process begin t_clk <= '1';-- rising clock wait for 10 ns; t_clk <= '0';--don't rising clock wait for 10 ns; end process; process begin t_PB <= '0';-- push buttom wait for 1 ms; t_PB <= '1';-- Don't push buttom wait for 1 ms; end process; end testbench;



ผลการจำลองการทำงานด้วย Modelsim

รูปที่ 1

จากรูปที่ 1 

เมื่อกดปุ่มกดเเล้วปล่อยปุ่มกดจะเเสดง 0(start bit)1000110(ตัวอักษร a เเบบ)1(stop bit) ตามลำดับ

ผลการสังเคราห์วงจร

Pin Planer

ขา I/O ของวงจรมีดังนี้
clk           ต่อกับขา หมายเลข 22  เป็น input clock

PB           ต่อกับขา หมายเลข 88  เป็น input ของ ปุ่มกด
TX            ต่อกับขา หมายเลข 67  เป็น output ของข้อมูลทั้งหมดที่ส่งผ่าน uart

ขั้นตอนการทดลองและผลการทำงาน  

รูปภาพการทดลอง

วัด output ของข้อมูลทั้งหมดที่ส่งผ่าน uart

การต่อ USB to TLL  กับ Notebook 

รูปคลื่นสัญญาณ

ความต่างศักย์ไฟฟ้า เท่ากับ 3.8 v,คาบ เท่ากับ 524 us

Video การทดลอง

จะเห็นตัวอักษร a ชัดเจนมากขึ้น 

เมื่อกดปุ่มการตั้งค่า เเล้วไปที่ช่องคุณภาพ เลือก 1080pHD

การทดลองที่ 4 ออกแบบวงจรดิจิทัลสำหรับ 4x4 Keypad

อุปกรณ์
1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8   1 บอร์ด
2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cab               1 ชุด
3. เครื่องคอมพิวเตอร์                                                                                             1 ชุด
4. ออสซิลโลสโคป                                                                                                1 เครื่อง
5. 4x4 keypad                                                                                                     1 ชุด
6. ตัวต้านทาน  330 Ω                                                                                            3 ตัว
7. ตัวต้านทาน  1.5 KΩ                                                                                           3 ตัว

ซอฟท์แวร์ที่ใช้

1. Altera Quartus II 13.1 (32-bit) Web Edition- ModelSim 

2. Altera 10.1d (Quartus II 13.1)



เเนวความคิด

มีการตรวจสอบเเต่ละเเถว(row)ของ 4x4 Keypad  ตามตัวนับ(count)ที่ตั้งไว้ ถ้ากดปุ่มใดปุ่มหนึ่งของ 4x4 Keypad  จะรู้ว่าอยู่ในหลัก(colum)ใด  เมื่อรู้หลักเเละเเถวเเล้วจะรู้ว่าปุ่มที่กดเป็นตัวเลขหรือสัญลักษณ์อะไร

Code VHDL

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity keypad_fourfour is port( clk :in std_logic;-- input clock colum :in std_logic_vector(3 downto 0); -- input each colum of 4x4 keypad row :out std_logic_vector(3 downto 0); -- output each row of 4x4 keypad led:out std_logic_vector(7 downto 0); -- output led of fpga Buzzer : out std_logic :='0' -- output sound of Buzzer ); end keypad_fourfour; architecture test of keypad_fourfour is type state is (row1,row2,row3,row4); signal check_row:state:=row1; -- type of state machine -- row1 is check row one of 4x4 keypad -- row2 is check row two of 4x4 keypad -- row3 is check row three of 4x4 keypad -- row4 is check row four of 4x4 keypad signal key :std_logic_vector(7 downto 0):="00000000"; -- led of fpga signal count :integer:=0; -- count period begin process(clk,colum) begin if rising_edge (clk) then-- use rising clock count<=count+1; if ((count>0) and (count<100000)) then check_row<=row1; elsif ((count>100000) and (count<200000)) then check_row<=row2; elsif ((count>200000) and (count<300000)) then check_row<=row3; elsif ((count>300000) and (count<400000)) then check_row<=row4; elsif count>400000 then count<=0; end if; case check_row is when row1=> -- check row one of 4x4 keypad row<="1000"; if( colum="1000" )then -- push number 1 key<="00000001"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0100" )then -- push number 2 key<="00000010"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0010" )then -- push number 3 key<="00000100"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0001" ) then-- push symbol A key<="00000011"; Buzzer <= '1'; -- have sound of Buzzer else-- Don't push anything key<="00000000"; Buzzer <= '0'; -- Don't have sound of Buzzer end if; when row2=> -- check row two of 4x4 keypad row<="0100"; if ( colum="1000" )then -- push number 4 key<="00001000"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0100" ) then-- push number 5 key<="00010000"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0010" )then -- push number 6 key<="00100000"; Buzzer <= '1'; -- have sound of Buzzer elsif( colum="0001" )then-- push symbol B key<="00001100"; Buzzer <= '1'; else-- Don't push anything key<="00000000"; Buzzer <= '0'; -- Don't have sound of Buzzer end if; when row3=> -- check row three of 4x4 keypad row<="0010"; if ( colum="1000" ) then -- push number 7 key<="01000000"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0100" ) then -- push number 8 key<="10000000"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0010" ) then -- push number 9 key<="11111111"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0001" ) then -- push symbol C key<="00110000"; Buzzer <= '1'; -- have sound of Buzzer else -- Don't push anything key<="00000000"; Buzzer <= '0'; -- Don't have sound of Buzzer end if; when row4=> -- check row four of 4x4 keypad row<="0001"; if ( colum="1000" ) then -- push symbol * key<="10000001"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0100" ) then -- push number 0 key<="00000000"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0010" ) then -- push symbol # key<="00011000"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0001" ) then -- push symbol D key<="11000000"; Buzzer <= '1'; -- have sound of Buzzer else -- Don't push anything key<="00000000"; Buzzer <= '0'; -- Don't have sound of Buzzer end if; end case; end if; end process; led<=key; end test;



Code VHDL Test branch

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use work.all; entity tb_keypad_fourfour is end tb_keypad_fourfour; architecture testbench of tb_keypad_fourfour is component keypad_fourfour port ( clk :in std_logic; -- input clock colum :in std_logic_vector(3 downto 0); -- input each colum of 4x4 keypad row :out std_logic_vector(3 downto 0);-- output each row of 4x4 keypad led:out std_logic_vector(7 downto 0); -- output led of fpga Buzzer : out std_logic :='0'-- output sound of Buzzer ); end component; signal t_clk : std_logic; -- clock signal t_colum : std_logic_vector(3 downto 0); -- each colum of 4x4 keypad signal t_row : std_logic_vector(3 downto 0); -- each row of 4x4 keypad signal t_led : std_logic_vector(7 downto 0);-- led of fpga signal t_Buzzer : std_logic :='0';-- sound of Buzzer begin DUT : keypad_fourfour port map(t_clk,t_colum,t_row,t_led,t_Buzzer); process begin t_clk <= '1';-- rising clock wait for 10 ns; t_clk <= '0';--don't rising clock wait for 10 ns; end process; process begin t_colum <= "1000";-- push colum three wait for 0.4 ms; t_colum <= "0100";-- push colum two wait for 0.4 ms; t_colum <= "0010";-- push colum one wait for 0.4 ms; t_colum <= "0001";-- push colum zero wait for 0.4 ms; end process; end testbench;




ผลการสังเคราห์วงจร

ผลการจำลองการทำงานด้วย Modelsim

รูปที่ 1

จากรูปที่ 1 

เมื่อกดหมายเลข  1(row 1),4(row 2),7(row 3) เเละสัญลักษณ์  *(row 4) จาก colum[3] (1000) ตามลำดับ

led จะเเสดง  00000001,00001000,01000000,10000001 ตามลำดับ

รูปที่ 2

จากรูปที่ 2

เมื่อกดหมายเลข  2(row 1),5(row 2),8(row 3) เเละ  0(row 4) จาก colum[2] (0100) ตามลำดับ

led จะเเสดง  00000010,00010000,10000000,00000000 ตามลำดับ

รูปที่ 3

จากรูปที่ 3

เมื่อกดหมายเลข  3(row 1),6(row 2),9(row 3) เเละสัญลักษณ์  #(row 4) จาก colum[1] (0010) ตามลำดับ

led จะเเสดง  00000100,00100000,11111111,00011000 ตามลำดับ

รูปที่ 4

จากรูปที่ 4

เมื่อกดสัญลักษณ์  A(row 1),B(row 2),C(row 3) ,  D(row 4) จาก colum[0] (0001) ตามลำดับ

led จะเเสดง  00000011,00001100,00110000,11000000 ตามลำดับ

Pin Planer

ขา I/O ของวงจรมีดังนี้
Buzzer    ต่อกับขา หมายเลข 34  เป็น output เสียง Buzzer 
clk           ต่อกับขา หมายเลข 22  เป็น input clock
colum[3]   ต่อกับขา หมายเลข 99  เป็น input ของ 4x4 Keypad หมายเลข  1,4,7 เเละสัญลักษณ์  *
colum[2]   ต่อกับขา หมายเลข 86  เป็น input ของ 4x4 Keypad หมายเลข  2,5,8,0
colum[1]   ต่อกับขา หมายเลข 84  เป็น input ของ 4x4 Keypad หมายเลข  3,6,9 เเละสัญลักษณ์  #
colum[0]   ต่อกับขา หมายเลข 80  เป็น input ของ 4x4 Keypad สัญลักษณ์  A,B,C,D
led[7]       ต่อกับขา หมายเลข 50  เป็น output ของ led fpga ดวงเเรกจากซ้ายสุด
led[6]       ต่อกับขา หมายเลข 49  เป็น output ของ led fpga ดวงที่สองจากซ้ายสุด
led[5]       ต่อกับขา หมายเลข 46  เป็น output ของ led fpga ดวงที่สามจากซ้ายสุด
led[4]       ต่อกับขา หมายเลข 44  เป็น output ของ led fpga ดวงที่สี่จากซ้ายสุด
led[3]       ต่อกับขา หมายเลข 43  เป็น output ของ led fpga ดวงที่ห้าจากซ้ายสุด
led[2]       ต่อกับขา หมายเลข 42  เป็น output ของ led fpga ดวงที่หกจากซ้ายสุด
led[1]       ต่อกับขา หมายเลข 39  เป็น output ของ led fpga ดวงที่เจ็ดจากซ้ายสุด
led[0]       ต่อกับขา หมายเลข 38  เป็น output ของ led fpga ดวงสุดท้ายจากซ้ายสุด
row[3]      ต่อกับขา หมายเลข 143  เป็น output ของ row1 หมายเลข  1,2,3 เเละสัญลักษณ์  A
row[2]      ต่อกับขา หมายเลข 141  เป็น output ของ row2 หมายเลข  4,5,6 เเละสัญลักษณ์  B
row[1]      ต่อกับขา หมายเลข 137  เป็น output ของ row3 หมายเลข  7,8,9 เเละสัญลักษณ์  C
row[0]      ต่อกับขา หมายเลข 135  เป็น output ของ row4 สัญลักษณ์   *,หมายเลข  0,สัญลักษณ์ #, D
ground    ต่อกับขา หมายเลข 54  เป็น output ground ของ led fpga 


 ขั้นตอนการทดลองและผลการทำงาน    
 รูปภาพการทดลอง

ภาพรวมของวงจรของ4x4 Keypad 

Video การทดลอง

การทดลองที่ 3 ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ WS2812 RGB LED โดยใช้ภาษา VHDL (แบ่งเป็น Components)

โจทย์ข้อที่ 3

นำวงจรเดิม (WS2812 RGB LED) ที่ได้ออกแบบไว้ด้วยภาษา VHDL ในการทดลองที่ 2 มาแก้ไข โดยแบ่งวงจรเดิม (design partitioning) ในระดับ top-level design ให้มีหรือประกอบด้วย component อย่างน้อย 3 ส่วน และออกแบบแต่ละส่วน ให้สามารถนำกลับมาใช้ได้อีก (design for reuse) และเมื่อนำมาร่วมกัน ยังสามารถทำงานได้ตามเดิม อธิบายการทำงานของแต่ละส่วนว่า มีอินเทอร์เฟส (interface) หลักการทำงาน และใช้เพื่อวัตถุประสงค์ในวงจร + การจำลองการทำงาน (Simulation) ของแต่ละส่วนด้วย VHDL Testbench (Unit Testing) และใช้ VHDL testbench เดิมทดสอบระบบรวม (Integration Testing)
โจทย์ข้อที่ 2
2) จงออกแบบวงจรดิจิลัทโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA โดยใช้บอร์ดที่      มีอยู่ใน   ห้องแล็ป
     2.1) วงจรดิจิทัลมี I/O ดังนี้
          - CLK (input) มีความถี่ 50MHz ใช้สำหรับกำหนดจังหวะการทำงานของวงจรทั้งหมด
            (เป็นการออกแบบวงจรดิจิทัลแบบ Synchronous Design)
         -  RST_B (input) เป็นอินพุตสำหรับใช้รีเซตแบบ Asynchronous สำหรับการทำงานของวงจร
            โดยรวม (ทำงานแบบ Active-Low) ซึ่งได้จากวงจรปุ่มกด (Push Button)
         -  PB (input) เป็นอินพุตจากปุ่มกด 1 ปุ่ม ทำงานแบบ Active-low เพื่อใช้ในการเปลี่ยน
            สีของ WS2812 RGB LED จำนวน 1 ดวง
         -  DATA (output) เป็นเอาต์พุตสำหรับนำไปควบคุมการทำงานของ WS2812 RGB LED เพียง
            1  ดวง ซึ่งเป็นสัญญาณตามข้อกำหนดของชิป WS2812 เพื่อส่งข้อมูลจำนวน 24 บิต
    2.2) พฤติกรรมการทำงานเป็นดังนี้
         - เมื่อเริ่มต้นหรือกดปุ่มรีเซต (RST_B) จะทำให้ค่าสีเป็น 0x000000 (24 บิต) และส่งออก
            ไปยัง WS2812 RGB LED หนึ่งครั้ง
         - เมื่อมีการกดปุ่ม PB แล้วปล่อยในแต่ละครั้ง จะมีการเปลี่ยนค่าสี 24 บิต แล้วส่งออกไปยัง        
             RGB LED ใหม่หนึ่งครั้ง ตามลำดับดังนี้ 0x000000 -> 0x0000FF -> 0x00FF00
              -> 0xFF0000 แล้ววนซ้ำ
   2.3) แนวทางการออกแบบและทดสอบ
        -  ออกแบบวงจรโดยใช้ภาษา VHDL
        -  เขียน VHDL Testbench เพื่อทดสอบการทำงาน และจำลองการทำงาน
        -  ทดสอบการทำงานในบอร์ด FPGA แล้ววัดสัญญาณโดยใช้ออสซิลโลสโคป
       -   บันทึกผลและเขียนรายงานการทดลอง



อุปกรณ์

1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8   1 บอร์ด

2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cab                1 ชุด
3. เครื่องคอมพิวเตอร์                                                                                                       1 ชุด
4. ออสซิลโลสโคป                                                                                                          1 เครื่อง
5. สายวัด Logic Analyzer                                                                                               1 เส้น
6. WS2812 RGB LED                                                                                                   1 ดวง

ซอฟท์แวร์ที่ใช้

1. Altera Quartus II 13.1 (64-bit) Web Edition- ModelSim 

2. Altera 10.1d (Quartus II 13.1)

เเนวความคิดในการออกแบบ

 Block diagram

นำวงจรเดิม (WS2812 RGB LED) ที่ได้ออกแบบไว้ด้วยภาษา VHDL มาแก้ไข โดยแบ่งวงจรเดิม (design partitioning) ในระดับ top-level design ให้มีหรือประกอบด้วย component อย่างน้อย 3 ส่วน โดยทางกลุ่มได้ออกแบบเป็นสามส่วนดังต่อไปนี้

ส่วนที่ 1 (a1) เป็นส่วนของปุ่มกดเเละปุ่ม reset 

input
clk     เป็น clock cycle
pb     เป็น ปุ่มกด
rst_b เป็น ปุ่ม reset
output
add   เป็นการ cheak การกด ปุ่มกด ถ้ากด ปุ่มกด add จะเป็น 1 ไม่กด ปุ่มกด add จะเป็น 0
re      เป็นการ cheak การกด ปุ่มกด reset ถ้ากด ปุ่มกด reset  re จะเป็น 1
         ไม่กด ปุ่มกด reset  re จะเป็น 0

ส่วนที่ 2 (a2)  เป็นส่วนของการเปลี่ยนค่าสีของ  WS2812 RGB LED 24 บิต

input

clk     เป็น clock cycle

add   เป็นการ cheak การกด ปุ่มกด มาจากส่วนที่ 1 (a1)

re      เป็นการ cheak การกด ปุ่มกด reset มาจากส่วนที่ 1 (a1)

output

rgb    เป็น การเปลี่ยนค่าสีของ  WS2812 RGB LED 24 บิต

         เมื่อการกดแล้วปล่อย 1 ครั้ง จึงจะเปลี่ยนค่า สี WS2812 RGB LED 24 บิต เรียงลำดับตามนี้ 

         0x000000 -->0x0000FF --> 0x00FF00 --> 0xFF0000 แล้ววนซ้ำ หรือ กดปุ่ม reset 

         จะทำให้ ค่าสีเป็น 0x000000  

 

ส่วนที่ 3 (a3) เป็นส่วน data transfer time ของเเต่ละบิต

input

clk    เป็น clock cycle

rgb    เป็น การเปลี่ยนค่าสีของ  WS2812 RGB LED 24 บิต มาจากส่วนที่ 1 (a2)

output

data  เป็นการควบคุมการทำงานของ WS2812 RGB LED เพียง        1 ดวง ซึ่งเป็นสัญญาณตามข้อกำหนดของชิป WS2812 เพื่อส่งข้อมูลจำนวน 24 บิต

จากเอกสาร Datasheet ทำให้ทราบว่า เเต่ละบิตมี data transfer time

(นับตาม  clock  cycle) ไม่เท่ากัน ขึ้นอยู่ว่าบิตนั้นเป็น  logic 0 หรือ 1,ช่วง high หรือ low
หรือ เป็น reset บิตใหม่

จากโจทย์ที่ให้มา 1  clock  cycle  ใช้คาบ 20 ns เเละ จากตารางเมื่อนำเปรียบเทียบจะได้ว่า

                   20 ns  จะได้          1                 clock  cycle  

                   x   ns  จะได้   (1*x ns)/20ns     clock  cycle  

ดังนั้น

T0H(logic 0,ช่วง high) มี 0.35 us จะได้ 17.5 ประมาน 18 clock  cycle

T1H(logic 1,ช่วง high) มี 0.70 us จะได้  35 clock  cycle

T0L(logic 0,ช่วง low)  มี 0.80 us จะได้  40 clock  cycle
T1L(logic 1,ช่วง low)  มี 0.60 us จะได้  30 clock  cycle
RES   มี 50 us จะได้  2500  clock  cycle

 ทำการทดสอบย่อยของแต่ละส่วน แล้วนำสามส่วนที่ได้ออกแบบไว้นั้นมาใช้รวมกันในอีกหนึ่งไฟล์และทำการทดสอบรวม

โค้ด VHDL และ ผลการทดสอบการทำงานของแต่ละส่วนย่อย

 ส่วนที่ 1 (a1) เป็นส่วนของปุ่มกดเเละปุ่ม reset 

Code VHDL

library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity push_bottom is port( clk :in std_logic ;-- input clock rst_b:in std_logic ;-- input push bottom reset pb :in std_logic; -- input push bottom add :out std_logic;-- output cheak push bottom re :out std_logic -- output cheak push bottom reset ); end push_bottom; architecture test of push_bottom is signal num_pb:integer:=0; -- count push bottom(delay) signal add_up:std_logic:='0';-- cheak push bottom signal re_up :std_logic:='0';-- cheak push bottom reset begin process(clk,rst_b) begin if rising_edge(clk) then -- rising clock re_up <= '0'; add_up <= '0'; if rst_b='0' then -- push button reset re_up <= '1'; elsif pb ='0' then -- push button num_pb <= num_pb+1; elsif pb='1' and num_pb > 10000 then -- release button num_pb <=0; add_up <= '1'; else -- don't push and release any bottom num_pb <= 0; end if; end if; end process; add<=add_up; re<=re_up; end test;



Code VHDL Test branch

library ieee; library work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity tb_push_bottom is end tb_push_bottom; architecture test of tb_push_bottom is component push_bottom is port( clk :in std_logic ;-- input clock rst_b:in std_logic ;-- input push bottom reset pb :in std_logic; -- input push bottom add :out std_logic;-- output cheak push bottom re :out std_logic -- output cheak push bottom reset ); end component; signal tb_clk:std_logic; -- clock signal tb_rst_b:std_logic; -- push bottom reset signal tb_pb:std_logic; -- push bottom signal tb_add:std_logic; -- cheak push bottom signal tb_re:std_logic; -- cheak push bottom reset begin TB:push_bottom port map(tb_clk,tb_rst_b,tb_pb,tb_add,tb_re); process begin tb_clk <= '1';-- rising clock wait for 10 ns; tb_clk <= '0';-- downing clock wait for 10 ns; end process; process begin tb_rst_b<= '1' ;-- release button reset wait for 10 ms; tb_rst_b<='0'; -- push button reset wait for 2 ms; end process; process begin tb_pb<='0'; -- push button wait for 1 ms; tb_pb<='1'; -- release button wait for 1 ms; end process; end test;



ผลการสังเคราห์วงจร

ผลการจำลองการทำงานด้วย Modelsim

กด ปุ่มกด add จะเป็น 1

 กด ปุ่มกด restart  re จะเป็น 1

ส่วนที่ 2 (a2)  เป็นส่วนของการเปลี่ยนค่าสีของ  WS2812 RGB LED 24 บิต

Code VHDL

library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity color is port( clk :in std_logic; -- input clock pb_add:in std_logic; -- input cheak push bottom re_add:in std_logic; -- input cheak push bottom reset rgb :out std_logic_vector(0 to 23) -- output keep logic 24 bit ); end entity; architecture test of color is signal rgb_led : std_logic_vector(0 to 23) -- keep logic 24 bit :=x"000000";-- no color begin process(clk) begin if rising_edge(clk) then -- rising clock if re_add='1' then -- push button reset rgb_led<= x"000000";-- no color end if; if pb_add='1' then -- push button if rgb_led = x"000000" then -- no color rgb_led <= x"0000FF"; -- color blue elsif rgb_led = x"0000FF" then -- color blue rgb_led <= x"00FF00"; -- color red elsif rgb_led = x"00FF00" then -- color red rgb_led <= x"FF0000"; -- color green elsif rgb_led = x"FF0000" then-- color green rgb_led <= x"000000"; -- no color end if; end if; end if; end process; rgb<=rgb_led; end test;


Code VHDL Test branch

library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity tb_color is end tb_color; architecture test of tb_color is component color is port( clk :in std_logic;-- input clock pb_add:in std_logic;-- input cheak push bottom re_add:in std_logic;-- input cheak push bottom reset rgb :out std_logic_vector(0 to 23) -- output keep logic 24 bit ); end component; signal tb_clk :std_logic;-- clock signal tb_pb_add :std_logic;-- cheak push bottom signal tb_re_add :std_logic;-- cheak push bottom reset signal tb_rgb :std_logic_vector(0 to 23); -- keep logic 24 bit begin C: color port map(tb_clk,tb_pb_add,tb_re_add,tb_rgb); process begin tb_clk <='1';-- rising clock wait for 10 ns; tb_clk <='0';-- downing clock wait for 10 ns; end process; process begin tb_pb_add <='0';-- push button wait for 1 ms; tb_pb_add <='1';-- release button wait for 1 ms; end process; process begin tb_re_add <='1';-- release button reset wait for 10 ms; tb_re_add <='0';-- push button reset wait for 2 ms; end process; end test;


ผลการสังเคราห์วงจร

ผลการจำลองการทำงานด้วย Modelsim

เมื่อกดปุ่ม จะเปลี่ยน จาก x“000000”  เป็น  x“0000FF”

 เมื่อกดปุ่ม จะเปลี่ยน จาก x“0000FF”  เป็น  x“00FF00”

 เมื่อกดปุ่ม จะเปลี่ยน จาก x“00FF00”  เป็น  x“FF0000”

เมื่อกดปุ่ม จะเปลี่ยน จาก x“FF0000”  เป็น  x“000000”

เมื่อกดปุ่ม restart จะเป็น  x“000000”

 ส่วนที่ 3 (a3) เป็นส่วน data transfer time ของเเต่ละบิต

Code VHDL

library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity show is port( clk : in std_logic;-- input clock rgb_c : in std_logic_vector(0 to 23); -- input keep logic 24 bit data_c : out std_logic -- output keep one bit ); end entity; architecture test of show is signal index: integer :=0; -- count bit signal num: integer:=0; -- count clock type state is (check,st0,st1,wait_next); signal sw : state :=check; -- sw is state of cheak -- type of state machine -- check is check index -- st0 is width of logic 0 -- st1 is width of logic 1 -- wait_next is wait here before going to load the next color begin process(clk) begin if rising_edge(clk) then -- use rising clock case sw is when check=> -- check is check index if index < 24 then -- count 0 to 23 bit if rgb_c(index)='0' then -- any bit is logic 0 sw<=st0; else -- any bit is logic 1 sw<=st1; end if; else -- count 24 bit sw <= wait_next; -- wait here before going to load the next color end if; when st0=> -- width of logic 0 if num < 18 then -- count clock 1 to 17 (T0H) num<=num+1; data_c<='1'; elsif num > 17 and num < 58 then -- count clock 18 to 57 (T0L) num<=num+1; data_c<='0'; else -- count clock = 18(T0L) num<=0; index <= index+1;-- next bit sw<=check; end if; when st1 => -- width of logic 0 if num < 35 then -- count clock 1 to 34 (T1H) num<=num+1; data_c<='1'; elsif num > 34 and num < 65 then -- count clock 35 to 64 (T1L) num<=num+1; data_c<='0'; else -- count clock = 65 (T1L) num<=0; index<=index+1;-- next bit sw<=check;-- check index end if; when wait_next => -- wait here before going to load the next color (RES) if num < 2500 then -- count clock 1 to 2499 num<=num+1; data_c<='0'; else -- count clock = 2500 num<=0; index<=0; sw<=check;-- check index end if; end case; end if; end process; end test;


Code VHDL Test branch

library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity tb_show is end tb_show; architecture test of tb_show is component show is port( clk : in std_logic;-- input clock rgb_c : in std_logic_vector(0 to 23); -- input keep logic 24 bit data_c : out std_logic -- output keep one bit ); end component; signal tb_clk :std_logic;-- clock signal tb_rgb_c :std_logic_vector(0 to 23); -- keep logic 24 bit signal tb_data_c :std_logic; -- keep one bit begin C: color port map(tb_clk,tb_rgb_c,tb_data_c); process begin tb_clk <='1';-- rising clock wait for 10 ns; tb_clk <='0';-- downing clock wait for 10 ns; end process; process begin tb_rgb_c<=x"000000"; -- no color wait for 1 ms; tb_rgb_c<=x"0000FF"; -- color blue wait for 1 ms; tb_rgb_c<=x"00FF00"; -- color red wait for 1 ms; tb_rgb_c<=x"FF0000"; -- color green wait for 1 ms; end process; end test;


ผลการสังเคราห์วงจร

ผลการจำลองการทำงานด้วย Modelsim

ค่า data transfer time ของ  x“000000”

ค่า data transfer time ของ  x“0000FF”



ค่า data transfer time ของ   x“00FF00”

 ค่า data transfer time ของ  x“FF0000”



ค่า data transfer time ของ  การ reset ค่าใหม่

การทำงานของวงจรรวม

Code VHDL
library ieee,work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity component_3 is port( clk:in std_logic ; -- input clock rst_b:in std_logic ; -- input push bottom reset pb : in std_logic; -- input push bottom data: out std_logic -- output keep one bit ); end component_3; architecture test of component_3 is component push_bottom is port( clk :in std_logic; -- input clock rst_b:in std_logic; -- input push bottom reset pb :in std_logic; -- input push bottom add :out std_logic;-- output cheak push bottom re :out std_logic -- output cheak push bottom reset ); end component; component color is port( clk :in std_logic; -- input clock pb_add:in std_logic; -- input cheak push bottom re_add:in std_logic; -- input cheak push bottom reset rgb :out std_logic_vector(0 to 23) -- output keep logic 24 bit ); end component; component show is port( clk :in std_logic; -- input clock rgb_c :in std_logic_vector(0 to 23); -- input keep logic 24 bit data_c :out std_logic -- output keep one bit ); end component; signal pb_add :std_logic;-- cheak push bottom signal re_add :std_logic;-- cheak push bottom reset signal rgb_c :std_logic_vector(0 to 23); -- keep logic 24 bit begin a1:push_bottom port map (clk,rst_b,pb,pb_add,re_add); a2:color port map (clk,pb_add,re_add,rgb_c); a3:show port map (clk,rgb_c,data); end test;


Code VHDL Test branch
library ieee; library work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity tb_component is end tb_component; architecture test of tb_component is component component_3 is port( clk :in std_logic ; -- input clock rst_b:in std_logic ; -- input push bottom reset pb :in std_logic; -- input push bottom reset data :out std_logic -- output keep one bit ); end component; signal t_clk :std_logic; -- clock signal t_rst_b :std_logic; -- push bottom reset signal t_pb :std_logic; -- push bottom signal t_data :std_logic; -- keep one bit begin c:component_3 port map(t_clk,t_rst_b,t_pb,t_data); process begin t_clk<='1';wait for 10 ns; -- rising clock t_clk<='0';wait for 10 ns; -- downing clock end process; process begin t_rst_b <= '1';wait for 10 ms; -- release bottom reset t_rst_b <= '0';wait for 2 ms; -- push bottom reset end process; process begin t_pb <= '0';wait for 1 ms; -- push bottom t_pb <= '1';wait for 1 ms; -- release bottom end process; end test;


ผลการสังเคราห์วงจร

ผลการจำลองการทำงานด้วย Modelsim

เมื่อกดปุ่ม จะเปลี่ยน จาก x“000000”  เป็น  x“0000FF”

เมื่อกดปุ่ม จะเปลี่ยน จาก x“0000FF”  เป็น  x“00FF00”

เมื่อกดปุ่ม จะเปลี่ยน จาก x“00FF00”  เป็น  x“FF0000”

เมื่อกดปุ่ม จะเปลี่ยน จาก x“FF0000”  เป็น  x“000000”

เมื่อกดปุ่ม restart จะเป็น  x“000000”

ค่า data transfer time ของ  x“000000”

ค่า data transfer time ของ  x“0000FF”

ค่า data transfer time ของ   x“00FF00”

ค่า data transfer time ของ  x“FF0000”

ค่า data transfer time ของ  การ restart ค่าใหม่

Pin Planer

ขา I/O ของวงจรมีดังนี้
clk            ต่อกับขา หมายเลข 22  เป็น input clock
data         ต่อกับขา หมายเลข 75 เป็น output pwm
pb            ต่อกับขา หมายเลข 88  เป็น input ปุ่มกด
rst_b     ต่อกับขา หมายเลข 91 เป็น input ปุ่มกด restsrt


 ขั้นตอนการทดลองและผลการทำงาน    
 รูปภาพการทดลอง

ภาพรวมของวงจร โดยใช้ WS2812 RGB LED  1 ดวง

เมื่อกดปุ่มครั้งเเรก จะเปลี่ยน จาก x“000000” (ไม่มีสี) เป็น  x“0000FF” (สีน้ำเงิน)

เมื่อกดปุ่มครั้งที่สอง จะเปลี่ยน จาก x“0000FF” (สีน้ำเงิน) เป็น  x“00FF00” (สีเขียว)

เมื่อกดปุ่มครั้งที่สาม จะเปลี่ยน จาก x“00FF00” (สีเขียว) เป็น  x“FF0000” (สีเเดง)

รูปคลื่นสัญญาณจากออสซิลโลสโคป 

ไม่กดปุ่มจะได้ x“000000” (ไม่มีสี)

เมื่อกดปุ่มครั้งเเรก จะเปลี่ยน จาก x“000000” (ไม่มีสี) เป็น  x“0000FF” (สีน้ำเงิน)

เมื่อกดปุ่มครั้งที่สอง จะเปลี่ยน จาก x“0000FF” (สีน้ำเงิน) เป็น  x“00FF00” (สีเเดง) 

เมื่อกดปุ่มครั้งที่สาม จะเปลี่ยน จาก x“00FF00” (สีเเดง)  เป็น  x“FF0000” (สีเขียว)

เมื่อกดปุ่มครั้งที่สาม จะเปลี่ยน จาก x“FF0000” (สีเขียว)  เป็น  x“000000” (ไม่มีสี) 

เมื่อกดปุ่ม restart จะเป็น  x“000000” (ไม่มีสี)