การทดลองที่ 5 ออกเเบบวงจรดิจิทัลสำหรับส่งตัวอักษร 'a' ผ่าน UART ไปยังคอมพิวเตอร์

โจทย์ปฎิบัติ

         สร้างวงจรดิจิทัลเพื่อส่งตัวอักษร 'a' ผ่าน UART ไปยังคอมพิวเตอร์ เมื่อกดปุ่มแล้วปล่อยในแต่ละครั้ง โดยใช้ค่า baudrate เท่ากับ 9600 (เน้นส่งข้อมูลไบต์จาก FPGA ไปยังคอมพิวเตอร์เท่านั้น ยังไม่ต้องรับข้อมูล)


อุปกรณ์
1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8   1 บอร์ด
2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cab              1 ชุด
3. เครื่องคอมพิวเตอร์                                                                                            2 ชุด
4. ออสซิลโลสโคป                                                                                               1 เครื่อง
5. USB to TLL                                                                                                    1 ชุด

ซอฟท์แวร์ที่ใช้

1. Altera Quartus II 13.1 (32-bit) Web Edition- ModelSim 

2. Altera 10.1d (Quartus II 13.1)
3. PuTTY


เเนวความคิด

กำหนดให้ baudrate = 1/9600 s และหารด้วยคาบของ CLK = 1/50MHz
จะได้ baudrate ประมาณ  5200 ซึ่งเป็นช่วงในการส่งข้อมูล 1 bit
ในการส่งข้อมูลจะเรึ่มส่งจาก start bit  ซึ่งเท่ากับ logic 0 ตามด้วย ตัวอักษร a (10000110 ตามลาดับ) แล้วส่ง stop bit ซึ่งเท่ากับ logic 1


Code VHDL 

library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.std_logic_unsigned.all; entity uart is port( clk : in std_logic; -- input clock PB : in std_logic; -- input push botton TX : out std_logic -- output data all of uart ); end uart; architecture behavioral of uart is signal tx_out :std_logic:= '1';-- data all of uart signal count_pb:integer:=0;-- count push botton signal count_br:integer:=0; -- count baudrate type state is (normal,start,data,stop); signal check:state:=normal; -- type of state machine -- normal is check push botton -- start is check start bit of uart -- data is check data of uart -- stop is check stop bit of uart begin process(clk) begin if rising_edge(clk) then -- use rising clock case check is when normal => -- check push botton tx_out<='1'; if PB='0' then count_pb<=count_pb+1; elsif PB='1' and count_pb > 10000 then count_pb<=0; check <=start; end if; when start => -- check start bit of uart count_br <= count_br+1; if count_br < 5201 then tx_out<='0'; else count_br<=0; check<=data; end if; when data => -- check data of uart count_br <= count_br+1; if count_br < 5201 then tx_out<='1'; elsif count_br > 5201 and count_br < 5201*2 then tx_out<='0'; elsif count_br > 5201*2 and count_br < 5201*3 then tx_out<='0'; elsif count_br > 5201*3 and count_br < 5201*4 then tx_out<='0'; elsif count_br > 5201*4 and count_br < 5201*5 then tx_out<='0'; elsif count_br > 5201*5 and count_br < 5201*6 then tx_out<='1'; elsif count_br > 5201*6 and count_br < 5201*7 then tx_out<='1'; elsif count_br > 5201*7 and count_br < 5201*8 then tx_out<='0'; elsif count_br > 5201*8 then count_br<=0; check<=stop; end if; when stop => -- check stop bit of uart count_br <= count_br+1; if count_br < 5201 then tx_out<='1'; else count_br<=0; check<=normal; end if; end case; end if; end process; TX <= tx_out; end behavioral;


Code VHDL Test branch


library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use work.all; entity tb_uart is end tb_uart; architecture testbench of tb_uart is component uart port( clk : in std_logic; -- input clock PB : in std_logic; -- input push botton TX : out std_logic -- output data all of uart ); end component; signal t_clk : std_logic; -- clock signal t_PB : std_logic; -- push botton signal t_TX : std_logic; -- data all of uart begin W : uart port map(t_clk,t_PB,t_TX); process begin t_clk <= '1';-- rising clock wait for 10 ns; t_clk <= '0';--don't rising clock wait for 10 ns; end process; process begin t_PB <= '0';-- push buttom wait for 1 ms; t_PB <= '1';-- Don't push buttom wait for 1 ms; end process; end testbench;



ผลการจำลองการทำงานด้วย Modelsim

รูปที่ 1

จากรูปที่ 1 

เมื่อกดปุ่มกดเเล้วปล่อยปุ่มกดจะเเสดง 0(start bit)1000110(ตัวอักษร a เเบบ)1(stop bit) ตามลำดับ

ผลการสังเคราห์วงจร

Pin Planer

ขา I/O ของวงจรมีดังนี้
clk           ต่อกับขา หมายเลข 22  เป็น input clock

PB           ต่อกับขา หมายเลข 88  เป็น input ของ ปุ่มกด
TX            ต่อกับขา หมายเลข 67  เป็น output ของข้อมูลทั้งหมดที่ส่งผ่าน uart

ขั้นตอนการทดลองและผลการทำงาน  

รูปภาพการทดลอง

วัด output ของข้อมูลทั้งหมดที่ส่งผ่าน uart

การต่อ USB to TLL  กับ Notebook 

รูปคลื่นสัญญาณ

ความต่างศักย์ไฟฟ้า เท่ากับ 3.8 v,คาบ เท่ากับ 524 us

Video การทดลอง

จะเห็นตัวอักษร a ชัดเจนมากขึ้น 

เมื่อกดปุ่มการตั้งค่า เเล้วไปที่ช่องคุณภาพ เลือก 1080pHD

การทดลองที่ 4 ออกแบบวงจรดิจิทัลสำหรับ 4x4 Keypad

อุปกรณ์
1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8   1 บอร์ด
2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cab               1 ชุด
3. เครื่องคอมพิวเตอร์                                                                                             1 ชุด
4. ออสซิลโลสโคป                                                                                                1 เครื่อง
5. 4x4 keypad                                                                                                     1 ชุด
6. ตัวต้านทาน  330 Ω                                                                                            3 ตัว
7. ตัวต้านทาน  1.5 KΩ                                                                                           3 ตัว

ซอฟท์แวร์ที่ใช้

1. Altera Quartus II 13.1 (32-bit) Web Edition- ModelSim 

2. Altera 10.1d (Quartus II 13.1)



เเนวความคิด

มีการตรวจสอบเเต่ละเเถว(row)ของ 4x4 Keypad  ตามตัวนับ(count)ที่ตั้งไว้ ถ้ากดปุ่มใดปุ่มหนึ่งของ 4x4 Keypad  จะรู้ว่าอยู่ในหลัก(colum)ใด  เมื่อรู้หลักเเละเเถวเเล้วจะรู้ว่าปุ่มที่กดเป็นตัวเลขหรือสัญลักษณ์อะไร

Code VHDL

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity keypad_fourfour is port( clk :in std_logic;-- input clock colum :in std_logic_vector(3 downto 0); -- input each colum of 4x4 keypad row :out std_logic_vector(3 downto 0); -- output each row of 4x4 keypad led:out std_logic_vector(7 downto 0); -- output led of fpga Buzzer : out std_logic :='0' -- output sound of Buzzer ); end keypad_fourfour; architecture test of keypad_fourfour is type state is (row1,row2,row3,row4); signal check_row:state:=row1; -- type of state machine -- row1 is check row one of 4x4 keypad -- row2 is check row two of 4x4 keypad -- row3 is check row three of 4x4 keypad -- row4 is check row four of 4x4 keypad signal key :std_logic_vector(7 downto 0):="00000000"; -- led of fpga signal count :integer:=0; -- count period begin process(clk,colum) begin if rising_edge (clk) then-- use rising clock count<=count+1; if ((count>0) and (count<100000)) then check_row<=row1; elsif ((count>100000) and (count<200000)) then check_row<=row2; elsif ((count>200000) and (count<300000)) then check_row<=row3; elsif ((count>300000) and (count<400000)) then check_row<=row4; elsif count>400000 then count<=0; end if; case check_row is when row1=> -- check row one of 4x4 keypad row<="1000"; if( colum="1000" )then -- push number 1 key<="00000001"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0100" )then -- push number 2 key<="00000010"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0010" )then -- push number 3 key<="00000100"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0001" ) then-- push symbol A key<="00000011"; Buzzer <= '1'; -- have sound of Buzzer else-- Don't push anything key<="00000000"; Buzzer <= '0'; -- Don't have sound of Buzzer end if; when row2=> -- check row two of 4x4 keypad row<="0100"; if ( colum="1000" )then -- push number 4 key<="00001000"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0100" ) then-- push number 5 key<="00010000"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0010" )then -- push number 6 key<="00100000"; Buzzer <= '1'; -- have sound of Buzzer elsif( colum="0001" )then-- push symbol B key<="00001100"; Buzzer <= '1'; else-- Don't push anything key<="00000000"; Buzzer <= '0'; -- Don't have sound of Buzzer end if; when row3=> -- check row three of 4x4 keypad row<="0010"; if ( colum="1000" ) then -- push number 7 key<="01000000"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0100" ) then -- push number 8 key<="10000000"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0010" ) then -- push number 9 key<="11111111"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0001" ) then -- push symbol C key<="00110000"; Buzzer <= '1'; -- have sound of Buzzer else -- Don't push anything key<="00000000"; Buzzer <= '0'; -- Don't have sound of Buzzer end if; when row4=> -- check row four of 4x4 keypad row<="0001"; if ( colum="1000" ) then -- push symbol * key<="10000001"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0100" ) then -- push number 0 key<="00000000"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0010" ) then -- push symbol # key<="00011000"; Buzzer <= '1'; -- have sound of Buzzer elsif ( colum="0001" ) then -- push symbol D key<="11000000"; Buzzer <= '1'; -- have sound of Buzzer else -- Don't push anything key<="00000000"; Buzzer <= '0'; -- Don't have sound of Buzzer end if; end case; end if; end process; led<=key; end test;



Code VHDL Test branch

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; use work.all; entity tb_keypad_fourfour is end tb_keypad_fourfour; architecture testbench of tb_keypad_fourfour is component keypad_fourfour port ( clk :in std_logic; -- input clock colum :in std_logic_vector(3 downto 0); -- input each colum of 4x4 keypad row :out std_logic_vector(3 downto 0);-- output each row of 4x4 keypad led:out std_logic_vector(7 downto 0); -- output led of fpga Buzzer : out std_logic :='0'-- output sound of Buzzer ); end component; signal t_clk : std_logic; -- clock signal t_colum : std_logic_vector(3 downto 0); -- each colum of 4x4 keypad signal t_row : std_logic_vector(3 downto 0); -- each row of 4x4 keypad signal t_led : std_logic_vector(7 downto 0);-- led of fpga signal t_Buzzer : std_logic :='0';-- sound of Buzzer begin DUT : keypad_fourfour port map(t_clk,t_colum,t_row,t_led,t_Buzzer); process begin t_clk <= '1';-- rising clock wait for 10 ns; t_clk <= '0';--don't rising clock wait for 10 ns; end process; process begin t_colum <= "1000";-- push colum three wait for 0.4 ms; t_colum <= "0100";-- push colum two wait for 0.4 ms; t_colum <= "0010";-- push colum one wait for 0.4 ms; t_colum <= "0001";-- push colum zero wait for 0.4 ms; end process; end testbench;




ผลการสังเคราห์วงจร

ผลการจำลองการทำงานด้วย Modelsim

รูปที่ 1

จากรูปที่ 1 

เมื่อกดหมายเลข  1(row 1),4(row 2),7(row 3) เเละสัญลักษณ์  *(row 4) จาก colum[3] (1000) ตามลำดับ

led จะเเสดง  00000001,00001000,01000000,10000001 ตามลำดับ

รูปที่ 2

จากรูปที่ 2

เมื่อกดหมายเลข  2(row 1),5(row 2),8(row 3) เเละ  0(row 4) จาก colum[2] (0100) ตามลำดับ

led จะเเสดง  00000010,00010000,10000000,00000000 ตามลำดับ

รูปที่ 3

จากรูปที่ 3

เมื่อกดหมายเลข  3(row 1),6(row 2),9(row 3) เเละสัญลักษณ์  #(row 4) จาก colum[1] (0010) ตามลำดับ

led จะเเสดง  00000100,00100000,11111111,00011000 ตามลำดับ

รูปที่ 4

จากรูปที่ 4

เมื่อกดสัญลักษณ์  A(row 1),B(row 2),C(row 3) ,  D(row 4) จาก colum[0] (0001) ตามลำดับ

led จะเเสดง  00000011,00001100,00110000,11000000 ตามลำดับ

Pin Planer

ขา I/O ของวงจรมีดังนี้
Buzzer    ต่อกับขา หมายเลข 34  เป็น output เสียง Buzzer 
clk           ต่อกับขา หมายเลข 22  เป็น input clock
colum[3]   ต่อกับขา หมายเลข 99  เป็น input ของ 4x4 Keypad หมายเลข  1,4,7 เเละสัญลักษณ์  *
colum[2]   ต่อกับขา หมายเลข 86  เป็น input ของ 4x4 Keypad หมายเลข  2,5,8,0
colum[1]   ต่อกับขา หมายเลข 84  เป็น input ของ 4x4 Keypad หมายเลข  3,6,9 เเละสัญลักษณ์  #
colum[0]   ต่อกับขา หมายเลข 80  เป็น input ของ 4x4 Keypad สัญลักษณ์  A,B,C,D
led[7]       ต่อกับขา หมายเลข 50  เป็น output ของ led fpga ดวงเเรกจากซ้ายสุด
led[6]       ต่อกับขา หมายเลข 49  เป็น output ของ led fpga ดวงที่สองจากซ้ายสุด
led[5]       ต่อกับขา หมายเลข 46  เป็น output ของ led fpga ดวงที่สามจากซ้ายสุด
led[4]       ต่อกับขา หมายเลข 44  เป็น output ของ led fpga ดวงที่สี่จากซ้ายสุด
led[3]       ต่อกับขา หมายเลข 43  เป็น output ของ led fpga ดวงที่ห้าจากซ้ายสุด
led[2]       ต่อกับขา หมายเลข 42  เป็น output ของ led fpga ดวงที่หกจากซ้ายสุด
led[1]       ต่อกับขา หมายเลข 39  เป็น output ของ led fpga ดวงที่เจ็ดจากซ้ายสุด
led[0]       ต่อกับขา หมายเลข 38  เป็น output ของ led fpga ดวงสุดท้ายจากซ้ายสุด
row[3]      ต่อกับขา หมายเลข 143  เป็น output ของ row1 หมายเลข  1,2,3 เเละสัญลักษณ์  A
row[2]      ต่อกับขา หมายเลข 141  เป็น output ของ row2 หมายเลข  4,5,6 เเละสัญลักษณ์  B
row[1]      ต่อกับขา หมายเลข 137  เป็น output ของ row3 หมายเลข  7,8,9 เเละสัญลักษณ์  C
row[0]      ต่อกับขา หมายเลข 135  เป็น output ของ row4 สัญลักษณ์   *,หมายเลข  0,สัญลักษณ์ #, D
ground    ต่อกับขา หมายเลข 54  เป็น output ground ของ led fpga 


 ขั้นตอนการทดลองและผลการทำงาน    
 รูปภาพการทดลอง

ภาพรวมของวงจรของ4x4 Keypad 

Video การทดลอง