การทดลองที่ 2 ออกแบบวงจรดิจิทัลสร้างสัญญาณ PWM ควบคุมการทำงานของ WS2812 RGB LED โดยใช้ภาษา VHDL

โจทย์ข้อที่ 2

2) จงออกแบบวงจรดิจิลัทโดยใช้ภาษา VHDL สำหรับนำไปสร้างเป็นวงจรในชิป FPGA โดยใช้บอร์ดที่      มีอยู่ใน   ห้องแล็ป
     2.1) วงจรดิจิทัลมี I/O ดังนี้
          - CLK (input) มีความถี่ 50MHz ใช้สำหรับกำหนดจังหวะการทำงานของวงจรทั้งหมด (เป็นการ                            ออกแบบวงจรดิจิทัลแบบ Synchronous Design)
         -  RST_B (input) เป็นอินพุตสำหรับใช้รีเซตแบบ Asynchronous สำหรับการทำงานของวงจรโดย                         รวม (ทำงานแบบ Active-Low) ซึ่งได้จากวงจรปุ่มกด (Push Button)
         -  PB (input) เป็นอินพุตจากปุ่มกด 1 ปุ่ม ทำงานแบบ Active-low เพื่อใช้ในการเปลี่ยนสีของ                              WS2812 RGB LED จำนวน 1 ดวง
         -  DATA (output) เป็นเอาต์พุตสำหรับนำไปควบคุมการทำงานของ WS2812 RGB LED เพียง 1                           ดวง ซึ่งเป็นสัญญาณตามข้อกำหนดของชิป WS2812 เพื่อส่งข้อมูลจำนวน 24 บิต
    2.2) พฤติกรรมการทำงานเป็นดังนี้
         - เมื่อเริ่มต้นหรือกดปุ่มรีเซต (RST_B) จะทำให้ค่าสีเป็น 0x000000 (24 บิต) และส่งออกไปยัง                            WS2812 RGB LED หนึ่งครั้ง
         -  เมื่อมีการกดปุ่ม PB แล้วปล่อยในแต่ละครั้ง จะมีการเปลี่ยนค่าสี 24 บิต แล้วส่งออกไปยัง RGB                         LED ใหม่หนึ่งครั้ง ตามลำดับดังนี้ 0x000000 -> 0x0000FF -> 0x00FF00 -> 0xFF0000 
            แล้ววนซ้ำ
   2.3) แนวทางการออกแบบและทดสอบ
        -  ออกแบบวงจรโดยใช้ภาษา VHDL
        -  เขียน VHDL Testbench เพื่อทดสอบการทำงาน และจำลองการทำงาน
        -  ทดสอบการทำงานในบอร์ด FPGA แล้ววัดสัญญาณโดยใช้ออสซิลโลสโคป
           (ยังไม่ต้องต่อวงจร RGB LED จริง)
       -   บันทึกผลและเขียนรายงานการทดลอง

อุปกรณ์

1. บอร์ด Altera FPGA (WARRIOR CYCLONE3 DEV) ชิปหมายเลข EP3C10E144C8    1 บอร์ด

2. สายดาวน์โหลด ByteBlaster II Cable หรือ สายดาวน์โหลดUSB Blaster Cab                1 ชุด

3. เครื่องคอมพิวเตอร์                                                                                              1 ชุด

4. ออสซิลโลสโคป                                                                                                 1 เครื่อง

5. สายวัด Logic Analyzer                                                                                       1 เส้น

6. WS2812 RGB LED                                                                                           1 ดวง

ซอฟท์แวร์ที่ใช้

1. Altera Quartus II 13.1 (64-bit) Web Edition- ModelSim 

2. Altera 10.1d (Quartus II 13.1)

เเนวความคิดในการออกแบบ

เมื่อการกดแล้วปล่อย 1 ครั้ง จึงจะเปลี่ยนค่า สี WS2812 RGB LED 24 บิต เรียงลำดับตามนี้ 0x000000 -->0x0000FF --> 0x00FF00 --> 0xFF0000 แล้ววนซ้ำ หรือ กดปุ่มรีเซต จะทำให้ค่าสีเป็น 0x000000  เเละ จากเอกสาร Datasheet ทำให้ทราบว่า เเต่ละบิตมี data transfer time (นับตาม clock  cycle) ไม่เท่ากัน ขึ้นอยู่ว่าบิตนั้นเป็น  logic 0 หรือ 1,ช่วง high หรือ low หรือ เป็น reset

จากโจทย์ที่ให้มา 1  clock  cycle  ใช้คาบ 20 ns เเละ จากตารางเมื่อนำเปรียบเทียบจะได้ว่า

                   20 ns  จะได้          1                clock  cycle  

                   x   ns  จะได้   (1*x ns)/20ns     clock  cycle  

ดังนั้น

T0H(logic 0,ช่วง high) มี 0.35 us จะได้ 17.5 ประมาน 18 clock  cycle

T1H(logic 1,ช่วง high)   มี 0.70 us จะได้  35 clock  cycle
T0L(logic 0,ช่วง low) มี 0.80 us จะได้  40 clock  cycle
T1L(logic 1,ช่วง low)  มี 0.60 us จะได้  30 clock  cycle
RES   มี 50 us จะได้  2500  clock  cycle                      



โค้ด VHDL

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity work2 is port( clk:in std_logic ; -- input clock rst_b:in std_logic ; -- input push buttom reset pb : in std_logic; -- input push buttom data: out std_logic -- output data ); end work2; architecture test of work2 is signal rgb_led : std_logic_vector(0 to 23) :=x"000000"; -- keep logic 24 bit signal index: integer :=0; -- count index of rgb_led signal num_pb: integer:=0; -- count push bottom signal num: integer:=0; -- count clock type state is (check,st0,st1,wait_next); -- type of state machine -- check is check index -- st0 is width of logic 0 -- st1 is width of logic 1 -- wait_next is wait here before going to load the next color signal sw : state; -- sw is state begin process(clk,rst_b) begin if rst_b='0' then -- push button reset rgb_led<= x"000000"; -- color black(off) index<=0; num<=0; sw<=check; else -- don't push button reset if rising_edge(clk) then -- use rising clock if pb ='0' then -- push button num_pb <= num_pb+1; elsif pb='1' and num_pb > 10000 then -- don't push button num_pb <=0; if rgb_led = x"000000" then rgb_led <= x"0000FF"; -- color blue elsif rgb_led = x"0000FF" then rgb_led <= x"00FF00"; -- color red elsif rgb_led = x"00FF00" then rgb_led <= x"FF0000"; -- color green elsif rgb_led = x"FF0000" then rgb_led <= x"000000"; -- color no color end if; index<=0; sw<=check; end if; case sw is -- type of state machine when check=> -- when state is "check" if index < 24 then if rgb_led(index)='0' then sw<=st0; else sw<=st1; end if; else --index=24 sw <= wait_next; index <=0; end if; when st0=> -- when state is "st0"(logic 0) if num < 18 then -- TOH num<=num+1; data<='1'; elsif num >17 and num <58 then -- TOL num<=num+1; data<='0'; else -- num =18 num<=0; index <= index+1; sw<=check; end if; when st1 => -- when state is "st1" (logic 1) if num < 35 then -- T1H num<=num+1; data<='1'; elsif num > 34 and num < 65 then -- T1L num<=num+1; data<='0'; else -- num=65 num<=0; index<=index+1; sw<=check; end if; when wait_next => -- when state is "wait_next" -- RST if num < 2500 then num<=num+1; data<='0'; else -- num=2500 num<=0; index<=0; sw<=check; end if; end case; end if; end if; end process; end test;



โค้ด VHDL Testbench

library ieee; library work; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.numeric_std.all; entity tb_work2 is end tb_work2; architecture testbench of tb_work2 is component work2 is port( RST_B: in std_logic; -- input push buttom reset CLK : in std_logic; -- input clock PB : in std_logic; -- input push buttom DATA : out std_logic -- output data ); end component; signal t_CLK : std_logic;-- clock signal t_RST_B : std_logic;-- push buttom reset signal t_PB : std_logic;-- push buttom signal t_DATA : std_logic;-- data begin w2:work2 port map (CLK => t_CLK, RST_B => t_RST_B, DATA => t_DATA ,PB => t_PB ); process begin -- a process for generating the clock signal (50MHz) t_CLK <= '1'; wait for 10 ns;-- rising clock t_CLK <= '0'; wait for 10 ns;--don't rising clock end process; process begin -- a process for generating the UP input signal t_PB <= '0' ;wait for 1 ms;-- push button t_PB <= '1' ;wait for 1 ms;-- don't push button end process; process begin t_RST_B <= '1';-- don't push button reset wait for 200 ms; t_RST_B <= '0';-- push button reset wait for 40 ms; end process; end testbench;


ผลการสังเคราห์วงจร

ผลการจำลองการทำงานด้วย Modelsim

ค่าสีเรึ่มต้น  x“000000”

เมื่อกดปุ่ม จะเปลี่ยน จาก x“000000”  เป็น  x“0000FF”

ค่าสี x“0000FF”

ค่าสี  x“00FF00”

ค่าสี  x“FF0000”

เมื่อกดปุ่ม RST_B

Pin Planer

ขา I/O ของวงจรมีดังนี้

clk            ต่อกับขา หมายเลข 24  เป็น input clock

data          ต่อกับ หมายเลข 77 เป็น output 
pb             ต่อกับขา หมายเลข 88  เป็น input ปุ่มกด
RST_B      ต่อกับขา หมายเลข 91 เป็น input ปุ่มกด restart